Dalam beberapa tahun terakhir, dengan pesatnya perkembangan komputer, jaringan digital, dan teknologi televisi, permintaan masyarakat akan gambar televisi berkualitas tinggi terus meningkat, dan industri radio dan televisi negara saya telah mengalami perkembangan pesat dan perkembangan pesat. Siaran satelit TV digital yang diluncurkan empat tahun lalu, kini telah membentuk skala yang cukup besar. Perekaman video digital, efek khusus digital, sistem pengeditan non-linier, studio virtual, kendaraan siaran digital, susunan hard disk jaringan, dan sistem pemutaran digital robotik telah secara berurutan memasuki CCTV dan stasiun TV provinsi dan kota. Standar TV digital definisi tinggi SDTV/HDTV telah terdaftar sebagai proyek industri penelitian ilmiah nasional utama, dan siaran percontohan telah dilakukan di Radio Pusat dan Menara Televisi. Saat ini, produksi program televisi digital negara saya dan penyiaran terestrial televisi digital telah dipromosikan secara intensif, dan "Rencana Lima Tahun Kesebelas" akan menjadi periode persiapan untuk pergeseran keseluruhan televisi digital negara saya, dan tahap penting dari transisi. sistem penyiaran dan televisi dari analog ke digital.
Desain ini dirancang untuk mengatasi tren ini dan untuk memenuhi permintaan pasar yang besar untuk peralatan transmisi optik sinyal video digital ASI/SDI multi-saluran. Ini adalah peralatan transmisi optik yang menggunakan teknologi multiplexing pembagian waktu untuk secara bersamaan mengirimkan dua sinyal video digital ASI/SDI dalam serat optik. Desain ini dapat meletakkan dasar yang kokoh untuk pengembangan peralatan transmisi optik sinyal digital asinkron berkecepatan tinggi di masa depan.
1. Rencana implementasi sistem
Sinyal serial ASI/SDI dibentuk kembali oleh rangkaian pemerataan dan diubah menjadi satu set sinyal diferensial; kemudian jam dalam sinyal diekstraksi melalui sirkuit pemulihan jam untuk digunakan dalam penguraian kode dan sinkronisasi sinyal berikutnya; setelah melewati rangkaian decoding, sinyal kecepatan tinggi serial diubah menjadi sinyal kecepatan rendah paralel untuk mempersiapkan proses multiplexing listrik berikutnya; akhirnya, sinyal asinkron disinkronkan dengan jam multiplexing listrik lokal melalui penyesuaian sirkuit FIFO, sehingga mewujudkan multiplexing listrik lokal; Kemudian ditransmisikan ke ujung penerima melalui konversi listrik/optik dari modul optik. Setelah menerima sinyal, ujung penerima melewati serangkaian rangkaian konversi terbalik untuk mengembalikan sinyal serial ASI/SDI asli untuk menyelesaikan seluruh proses transmisi.
Dalam desain ini, teknologi multiplexing elektrik dari sinyal ASI/SDI adalah kunci dari keseluruhan hubungan teknis. Karena tingkat sinyal ASI/SDI yang diperlukan untuk multiplexing daya dalam proyek ini sangat tinggi, tingkat standar mencapai 270Mbit/s, dan bukan merupakan multiplexing sinyal homolog, sulit dan tidak ekonomis untuk langsung multiplex sinyal, dan perlu direstorasi terlebih dahulu. Jam setiap sinyal mengubah sinyal serial berkecepatan tinggi menjadi sinyal paralel berkecepatan rendah, dan kemudian menyesuaikan kecepatan jam setiap sinyal melalui sirkuit chip FIFO untuk mencapai sinkronisasi dengan jam lokal, dan kemudian menggandakan dua sinyal listrik melalui chip yang dapat diprogram, Dan kemudian mewujudkan transmisi multipleks pembagian waktu. Hanya setelah rangkaian prosedur pemrosesan sinyal ini, proses demultiplexing yang mulus dapat direalisasikan di ujung penerima, yang juga merupakan poin teknis utama dari desain.
Selain itu, penguncian multiplexing listrik juga menjadi masalah. Semakin banyak saluran sinyal, semakin tinggi kecepatannya, semakin sulit untuk mengunci, dan semakin tinggi persyaratan teknis untuk tata letak papan PCB. Masalah ini dapat diselesaikan dengan sangat baik melalui berbagai perawatan seperti penempatan yang wajar dari berbagai komponen dan penyaringan ilmiah dari kekacauan.
2. Sirkuit perangkat keras
Dalam desain ini, penggunaan utama adalah chipset video digital terbaru yang kuat dan stabil dari National Semiconductor. Decoding dan chip konversi serial/paralel adalah CLC011; chip pengkodean dan konversi paralel/serial adalah CLC020; chip pemulihan jam adalah LMH0046; chip pemerataan kabel adaptif adalah CLC014; chip CPLD adalah LC4256V dari LATTICE; chip FIFO adalah IDT72V2105 dari IDT.
Bagian pemerataan dari proses pemrosesan rangkaian ditunjukkan pada Gambar 2. Dapat dilihat dari Gambar 2 bahwa sinyal serial ASI/SDI input ujung tunggal dibentuk kembali setelah melewati rangkaian pemerataan dan diubah menjadi satu set sinyal diferensial, yaitu siap untuk proses pemulihan jam berikutnya. Setelah melewati rangkaian pemerataan, kualitas sinyal sangat meningkat, dan bentuk gelombang sinyal input dan output dibandingkan seperti yang ditunjukkan pada Gambar 3.
Gambar 2 Menyeimbangkan bagian dari proses pemrosesan sirkuit
Gambar 3 Perbandingan bentuk gelombang rangkaian pemerataan
Bagian pemulihan jam dari proses pemrosesan sirkuit ditunjukkan pada Gambar 4. Dapat dilihat dari Gambar 4 bahwa mode kerja chip diatur dengan benar, jam 27M disediakan secara lokal untuk digunakan chip pemulihan jam, tinggi seimbang -sinyal diferensial kecepatan dimasukkan ke chip, dan sinyal serial dipulihkan setelah chip diproses. Sinyal clock di dalamnya digunakan oleh bagian decoding berikut dari rangkaian. Pada saat yang sama, chip juga dapat mendukung pemulihan jam untuk sinyal definisi tinggi.
Gambar 4 Bagian pemulihan jam dari proses pemrosesan sirkuit
Proses decoding bagian dari rangkaian ditunjukkan pada Gambar 5. Dapat dilihat dari Gambar 5 bahwa serial clock dan data serial yang dipulihkan oleh chip pemulihan clock dimasukkan ke chip decoding, setelah konversi serial/paralel, 10-bit data paralel dan jam paralel 27M adalah output untuk menyiapkan jam untuk rangkaian FIFO berikut Sesuaikan penggunaan. Diagram waktu sinyal di setiap mode kerja ditunjukkan pada Gambar. 6.
Gambar 5 Bagian decoding dari proses pemrosesan sirkuit
Gambar 6 Diagram waktu sinyal dari setiap mode
Bagian FIFO dari proses pemrosesan sirkuit ditunjukkan pada Gambar 7. Di antaranya, jam baca menggunakan jam paralel 27M yang dipulihkan oleh rangkaian pengkodean, dan jam tulis menggunakan jam 27M lokal. Sinyal paralel 10-bit yang melewati FIFO disinkronkan dengan jam lokal melalui penyesuaian untuk mempersiapkan input berikutnya ke CPLD untuk multiplexing listrik. Prosedur multiplexing listrik CPLD adalah sebagai berikut, di antaranya 2BP-S adalah prosedur multiplexing, dan 2BS-P adalah prosedur demultiplexing.
Gambar 7 Bagian FIFO dari proses pemrosesan sirkuit
SKEMA Arsitektur 2BP-S adalah
SINYAL gnd: std_logic := '0';
SINYAL vcc: std_logic := '1';
Sinyal N_25: std_logic;
Sinyal N_12: std_logic;
Sinyal N_13: std_logic;
Sinyal N_15: std_logic;
Sinyal N_16: std_logic;
Sinyal N_17: std_logic;
Sinyal N_21: std_logic;
Sinyal N_22: std_logic;
Sinyal N_23: std_logic;
Sinyal N_24: std_logic;
Mulai
I30: Peta Pelabuhan G_D (CLK=>N_25, D=>N_13, Q=>N_22 );
I29: Peta Pelabuhan G_D (CLK=>N_25, D=>N_16, Q=>N_23 );
I34: Peta Port G_OUTPUT (I=>N_22, O=>Q0 );
I33: Peta Port G_OUTPUT (I=>N_23, O=>Q1 );
I2: Peta Pelabuhan G_INPUT (I=>CLK, O=>N_25 );
I7: Peta Pelabuhan G_INPUT (I=>A, O=>N_12 );
I8: Peta Pelabuhan G_INPUT (I=>LD, O=>N_21 );
I6: Peta Pelabuhan G_INPUT (I=>B, O=>N_15 );
I12: G_2OR Peta Pelabuhan (A=>N_17, B=>N_24, Y=>N_16 );
I16: Peta Pelabuhan G_2AND1 (AN=>N_21, B=>N_22, Y=>N_24 );
I21: G_2AND Port Map (A=>N_21, B=>N_12, Y=>N_13 );
I20: G_2AND Port Map (A=>N_21, B=>N_15, Y=>N_17 );
Akhir SKEMA;
SKEMA Arsitektur 2BS-P adalah
SINYAL gnd: std_logic := '0';
SINYAL vcc: std_logic := '1';
Sinyal N_5: std_logic;
Sinyal N_1: std_logic;
Sinyal N_3: std_logic;
Sinyal N_4: std_logic;
Mulai
I8: Peta Port G_OUTPUT (I=>N_4, O=>Q0 );
I1: Peta Port G_OUTPUT (I=>N_5, O=>Q1 );
I2: Peta Pelabuhan G_INPUT (I=>CLK, O=>N_3 );
I3: Peta Pelabuhan G_INPUT (I=>SIN, O=>N_1 );
I7: Peta Pelabuhan G_D (CLK=>N_3, D=>N_4, Q=>N_5 );
I4: Peta Pelabuhan G_D (CLK=>N_3, D=>N_1, Q=>N_4 );
Akhir SKEMA;
Bagian pengkodean dari proses pemrosesan sirkuit ditunjukkan pada Gambar 8. Setelah menerima data, modul optik penerima memulihkan data paralel dan jam sinkron melalui program demultiplexing CPLD, dan kemudian memulihkan sinyal serial kecepatan tinggi asli melalui sirkuit chip pengkodean, yang akhirnya dikeluarkan oleh perangkat transmisi setelah digerakkan oleh chip driver kabel. Selesaikan seluruh proses transfer. Di antara mereka, urutan sinyal dari bagian rangkaian pengkodean ditunjukkan pada Gambar 9.
Gambar 8 Bagian kode dari proses pemrosesan sirkuit
Gambar 9 Diagram waktu sinyal dari rangkaian pengkodean
3. kata penutup
Desain peralatan transmisi optik multiplexing listrik sinyal ASI/SDI asinkron berbasis CPLD menggunakan teknologi multiplexing/demultiplexing listrik sinyal ASI/SDI terbaru, yang dapat mewujudkan transmisi multiplexing pembagian waktu dari dua sinyal, menggantikan multiplexing divisi gelombang sebelumnya. -Mode transmisi sinyal asinkron multi-saluran berbasis sangat menghemat biaya produksi dan lebih meningkatkan daya saing pasar produk.
produk kami yang lain:
