Desain chip adalah salah satu prioritas pengembangan setiap negara, dan memperluas industri desain chip China akan membantu mengurangi ketergantungan negara saya pada chip asing. Pada artikel sebelumnya, editor pernah memperkenalkan aliran maju dan mundur desain chip dan prospek desain chip. Pada artikel ini, editor akan memperkenalkan kepada Anda bab desain chip yang sebenarnya - pengoptimalan dan realisasi konsumsi daya pohon jam dalam desain chip RFID.
1 Ikhtisar
UHF RFID adalah chip tag identifikasi frekuensi radio UHF. Chip mengadopsi mode catu daya pasif: setelah menerima energi pembawa, unit front-end RF menghasilkan sinyal daya Vdd untuk memasok seluruh chip agar berfungsi. Karena keterbatasan sistem catu daya, chip tidak dapat menghasilkan penggerak arus yang besar, sehingga desain berdaya rendah telah menjadi terobosan besar dalam proses pengembangan chip. Untuk membuat bagian sirkuit digital menghasilkan konsumsi daya sesedikit mungkin, dalam proses desain sirkuit logika digital, selain menyederhanakan struktur sistem (fungsi sederhana, hanya berisi modul pengkodean, modul decoding, modul pembangkitan bilangan acak, jam , modul reset, unit kontrol memori serta modul kontrol keseluruhan), desain sirkuit asinkron diadopsi dalam desain beberapa sirkuit. Dalam proses ini, kami melihat bahwa karena pohon jam mengkonsumsi sebagian besar konsumsi daya logika digital (sekitar 30% atau lebih), mengurangi konsumsi daya pohon jam juga menjadi pengurangan dalam konsumsi daya logika digital dan kekuatan seluruh chip tag. Langkah penting untuk konsumsi.
2 Komposisi daya chip dan metode untuk mengurangi konsumsi daya
2.1 Komposisi konsumsi daya
Gambar 1 Komposisi konsumsi daya chip
Konsumsi daya dinamis terutama mencakup konsumsi daya hubung singkat dan konsumsi daya membalik, yang merupakan komponen utama konsumsi daya desain ini. Konsumsi daya hubung singkat adalah konsumsi daya internal, yang disebabkan oleh korsleting sesaat yang disebabkan oleh tabung P dan tabung N dihidupkan pada saat tertentu di perangkat. Konsumsi daya turnover disebabkan oleh pengisian dan pengosongan kapasitansi beban pada keluaran perangkat CMOS. Konsumsi daya kebocoran terutama mencakup konsumsi daya yang disebabkan oleh kebocoran ambang bawah dan kebocoran gerbang.
Saat ini, dua sumber konsumsi daya yang paling penting adalah: konversi kapasitansi dan kebocoran subthreshold.
2.2 Metode utama untuk mengurangi konsumsi daya
Gambar 2 Metode utama untuk mengurangi konsumsi daya chip
2.2.1 Mengurangi tegangan catu daya Vdd
Pulau Tegangan: Modul yang berbeda menggunakan tegangan catu daya yang berbeda.
Penskalaan Tegangan Level MulTI: Ada beberapa sumber tegangan dalam modul yang sama. Beralih di antara sumber tegangan ini sesuai dengan aplikasi yang berbeda.
Penskalaan Frekuensi Tegangan Dinamis: Versi terbaru dari "penyesuaian tegangan multi-level", yang secara dinamis menyesuaikan tegangan sesuai dengan frekuensi kerja setiap modul.
AdapTIve Voltage Scaling: Versi DVFS yang ditingkatkan yang menggunakan sirkuit umpan balik yang dapat memantau perilaku sirkuit untuk menyesuaikan voltase secara adaptif.
Sirkuit sub-threshold (desainnya lebih sulit, dan masih tetap dalam lingkup penelitian akademik)
2.2.2 Mengurangi frekuensi f dan tingkat perputaran A
Pengoptimalan kode (mengekstrak faktor umum, penggunaan kembali sumber daya, isolaSI operan, pekerjaan serial untuk mengurangi konsumsi daya puncak, dll.)
Jam berpagar
Strategi multi-jam
2.2.3 Mengurangi kapasitansi beban (CL) dan ukuran transistor (Wmos)
Kurangi unit berurutan
Area chip dan pengurangan skala
Proses peningkatan
2.2.4 Mengurangi arus bocor Ileak
Kontrol tegangan ambang (Threshold Voltage) (tegangan ambang ↑ arus bocor ↓ jika menggunakan MTCMOS, VTCMOS, DTCMOS)
Kontrol tegangan gerbang (Tegangan Gerbang) (dengan mengontrol tegangan sumber gerbang untuk mengontrol arus bocor)
Transistor Stack (hubungkan transistor redundan secara seri, tingkatkan resistansi untuk mengurangi arus bocor)
Catu daya berpagar (Power gaTIng atau PSO) (ketika modul tidak berfungsi, matikan daya untuk secara efektif mengurangi arus bocor)
3 Optimalisasi konsumsi daya pohon jam dalam chip RFID
Saat chip berfungsi, sebagian besar konsumsi daya disebabkan oleh pergantian jaringan jam. Jika jaringan jam besar, kehilangan daya yang disebabkan oleh bagian ini akan sangat besar. Di antara banyak teknologi berdaya rendah, jam berpagar memiliki efek pengendalian terkuat pada konsumsi daya flip dan konsumsi daya internal. Dalam desain ini, kombinasi teknologi jam berpagar multi-level dan strategi pengoptimalan pohon jam khusus menghemat sebagian besar konsumsi daya. Proyek ini menggunakan berbagai strategi pengoptimalan untuk konsumsi daya dalam desain logika, dan mencoba beberapa metode dalam sintesis back-end dan desain fisik. Melalui beberapa optimasi daya dan iterasi di ujung depan dan belakang, desain kode logika dan konsumsi daya minimum ditemukan dengan pendekatan Terpadu.
4.1 Menambahkan clock gating secara manual dalam tahapan RTL
Gambar 3 Diagram skema jam berpagar
modul data_reg (En, Data, clk, keluar)
masukan En, clk;
masukan [7: 0] Data;
keluaran [7: 0] keluar;
selalu @ (posedge cl)
if (En) keluar = Data;
endmodule
Tujuan dari tahap ini terutama ada dua: Yang pertama adalah menambahkan unit jam berpagar untuk mengontrol tingkat perputaran dan mengurangi konsumsi daya dinamis secara lebih masuk akal sesuai dengan probabilitas pergantian jam dari setiap modul. Yang kedua adalah menghasilkan jaringan jam dengan struktur yang seimbang sebanyak mungkin. Dapat dijamin bahwa beberapa buffer jam dapat ditambahkan dalam tahap sintesis pohon jam back-end untuk mengurangi konsumsi daya. Unit ICG (Integrated Gating) di perpustakaan sel pengecoran dapat langsung digunakan dalam desain kode yang sebenarnya.
4.2 Alat dalam fase sintesis dimasukkan ke dalam gerbang terintegrasi
Gambar 4 Penyisipan jam berpagar selama sintesis logika
#Set opsi clock gating, default max_fanout tidak terbatas
set_clock_gating_style -sequential_cell kait \
-positive_edge_logic {terintegrasi} \
-control_point sebelum \
-control_signal scan_enable
#Buat pohon jam yang lebih seimbang dengan memasukkan ICG "selalu aktif"
setel power_cg_all_registers true
setel power_remove_redundant_clock_gates true
baca_db desain.gtech.db
saat ini_desain atas
link
desain sumber.cstr.tcl
#Masukkan gerbang jam
masukkan_jam_gating
menyusun
#Membuat laporan tentang gerbang jam dimasukkan
laporan_jam_gating
Tujuan dari tahap ini adalah untuk menggunakan alat terintegrasi (DC) untuk memasukkan unit gated secara otomatis untuk mengurangi konsumsi daya.
Perlu diperhatikan bahwa pengaturan parameter untuk memasukkan ICG, seperti fanout maksimum (semakin besar fanout, semakin hemat daya, semakin seimbang fanoutnya, semakin kecil kemiringannya, tergantung desainnya, seperti terlihat pada gambar), dan pengaturan parameter minimum_bitwidth Selain itu, perlu memasukkan ICG yang biasanya terbuka untuk struktur kontrol gerbang yang lebih kompleks untuk membuat struktur jaringan jam lebih seimbang.
4.3 Mengoptimalkan konsumsi daya pada tahap sintesis pohon jam
Gambar 5 Perbandingan dua struktur pohon jam (a): tipe kedalaman multi-level; (b): tipe datar beberapa tingkat
Pertama, perkenalkan pengaruh parameter komprehensif pohon jam pada struktur pohon jam:
Skew: Jam miring, tujuan keseluruhan dari pohon jam.
Penundaan penyisipan (Latensi): Penundaan total jalur jam, digunakan untuk membatasi peningkatan jumlah level pohon jam.
Max taranstion: Waktu konversi maksimum membatasi jumlah buffer yang dapat didorong oleh buffer tingkat pertama.
Max Capacitance Max Fanout: Kapasitansi beban maksimum dan fanout maksimum membatasi jumlah buffer yang dapat digerakkan oleh buffer level pertama.
Tujuan akhir dari sintesis pohon jam dalam desain umum adalah untuk mengurangi kemiringan jam. Meningkatkan jumlah level dan mengurangi setiap level fanout akan menginvestasikan lebih banyak buffer dan lebih akurat menyeimbangkan latensi setiap jalur jam untuk mendapatkan kemiringan yang lebih kecil. Namun untuk desain berdaya rendah, terutama saat frekuensi clock rendah, kebutuhan timing tidak terlalu tinggi, sehingga diharapkan skala clock tree dapat dikurangi untuk mengurangi konsumsi daya switching dinamis yang disebabkan oleh clock tree. Seperti yang ditunjukkan pada gambar, dengan mengurangi jumlah level pohon jam dan meningkatkan fanout, ukuran pohon jam dapat dikurangi secara efektif. Namun, karena pengurangan jumlah buffer, pohon jam dengan jumlah level yang lebih kecil daripada pohon jam multi-level. Secara kasar menyeimbangkan latensi setiap jalur jam, dan mendapatkan kemiringan yang lebih besar. Dapat dilihat bahwa dengan tujuan mengurangi skala pohon jam, sintesis pohon jam berdaya rendah mengorbankan peningkatan kemiringan tertentu.
Khusus untuk chip RFID ini, kami menggunakan proses TSMC 0.18um CMOS LOGIC / MS / RF, dan frekuensi clock hanya 1.92M, yang mana sangat rendah. Pada saat ini, ketika jam digunakan untuk sintesis pohon jam, jam rendah digunakan untuk mengurangi skala pohon jam. Sintesis pohon jam konsumsi daya terutama menetapkan batasan kemiringan, latensi, dan transiton. Karena membatasi fanout akan meningkatkan jumlah level pohon jam dan meningkatkan konsumsi daya, nilai ini tidak disetel. Nilai default di perpustakaan. Dalam praktiknya, kami telah menggunakan 9 batasan pohon jam yang berbeda, dan batasan serta hasil yang komprehensif ditunjukkan pada Tabel 1.
5 Kesimpulan
Seperti yang ditunjukkan pada Tabel 1, tren umum adalah bahwa semakin besar kemiringan target, semakin kecil ukuran pohon jam akhir, semakin kecil jumlah penyangga pohon jam, dan semakin kecil konsumsi daya dinamis dan statis yang sesuai. Ini akan menghemat pohon jam. Tujuan konsumsi. Dapat dilihat bahwa ketika target skew lebih besar dari 10ns, konsumsi daya pada dasarnya tidak berubah, tetapi nilai skew yang besar akan menyebabkan penurunan waktu penahanan dan meningkatkan jumlah buffer yang dimasukkan saat memperbaiki timing, jadi a kompromi harus dilakukan. Dari grafik, Strategi 5 dan Strategi 6 adalah solusi yang lebih disukai. Selain itu, saat pengaturan kemiringan optimal dipilih, Anda juga dapat melihat bahwa semakin besar nilai transisi Max, semakin rendah konsumsi daya akhir. Hal ini dapat dipahami karena semakin lama waktu transisi sinyal clock, semakin kecil energi yang dibutuhkan. Selain itu, pengaturan batasan latensi dapat diperbesar sebanyak mungkin, dan nilainya memiliki pengaruh yang kecil pada hasil konsumsi daya akhir.
produk kami yang lain:
